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Poiché le assegnazioni dei pin del pacchetto TO-247-4L con pin di origine del driver e del pacchetto TO-247N senza pin di origine del driver sono diverse, è necessario prestare attenzione durante la modellazione del layout.
Quando il TO{0}}L è collegato al gate driver, il cablaggio deve incrociarsi a causa dell'assegnazione dei pin e non è possibile configurarli sulla stessa superficie, quindi il segnale OUT e il segnale GND2 formeranno due loop e picchi verranno generati a seconda dell'area del loop e del suo rapporto.
Come contromisura, è necessario ridurre il più possibile l'area dell'ansa e rendere uguali l'area dell'ansa (1) e dell'ansa (2). Inoltre, è necessario considerare l'aggiunta di un circuito di soppressione delle sovratensioni di base o anche di un circuito buffer.
In questo articolo, discuteremo delle considerazioni relative al cablaggio del layout della scheda per i prodotti con pacchetto TO{0}}L con pin di origine del driver. Poiché l'assegnazione dei pin del TO-247-4L è diversa da quella del pacchetto convenzionale, è necessario prestare attenzione al layout e al cablaggio.
Precauzioni per il layout del circuito stampato e il cablaggio di TO{0}}L con pin di origine driver
L'assegnazione dei pin del TO{0}}L con pin di origine driver è diversa da quella del TO{2}}N convenzionale, come descritto nell'articolo "Pacchetto con pin di origine driver". I diagrammi di assegnazione dei pin per TO-247N, TO-247-4L con pin di origine del driver e TO-263-7L sono mostrati di nuovo qui.
I perni del cancello del TO-247-4L si trovano all'estrema destra, rivolti verso la superficie stampata, mentre i perni del cancello del pacchetto TO-247N convenzionale si trovano all'estrema sinistra. I MOSFET sono in genere guidati da circuiti integrati del driver, ma la maggior parte dei circuiti integrati del driver ha assegnazioni dei pin appropriate per il pacchetto TO-247N convenzionale. Di seguito è riportato un esempio dello schema elettrico del MOSFET quando si utilizza il driver ROHM IC BM61S40RFV-C.
Nel caso del TO-247N, il segnale di pilotaggio MOSFET OUT e il segnale di ritorno GND2 sono disposti nello stesso ordine dei pin di gate e source, quindi possono essere cablati in parallelo sulla stessa superficie.
Al contrario, nel pacchetto TO-247-4L, i pin del gate e della sorgente del driver sono disposti nell'ordine opposto ai pin dell'IC del driver, come mostrato nella figura, e il cablaggio deve incrociarsi e non può essere configurato sul stessa faccia. Pertanto, come mostrato in figura, il segnale OUT e il segnale GND2 formano due loop, ed è necessario annotare il rapporto di area dell'area del loop (1) e (2).
In genere, i MOSFET nei pacchetti TO-247-4L vengono utilizzati in ambienti con valori dID/dt elevati. Quando la variazione di flusso (dΦ/dt) causata dalla sua variazione di corrente è ortogonale a questa area di loop, viene generato un potenziale elettrico proporzionale all'area di loop del circuito di pilotaggio. Inoltre, a determinati rapporti dell'area del circuito tra il gate e la sorgente del MOSFET, i valori di tensione a volte raggiungono livelli che possono causare problemi come picchi positivi e picchi negativi. Pertanto, è necessario ridurre al minimo l'area del loop formata dal segnale OUT e dal segnale GND2 e rendere uguale l'area del loop (1) e del loop (2).
L'assegnazione dei pin del pacchetto TO-263-7L è la stessa di quella del TO-247N, quindi non è possibile formare due loop come il TO-247-4L, quindi il cablaggio può essere eseguito utilizzando lo stesso metodo del convenzionale. Tuttavia, poiché gli IC driver di ROHM sono dotati di pin GND2 su entrambi i lati dei pin OUT del segnale di azionamento (pin 1 e 5), possono essere cablati utilizzando lo stesso metodo del pacchetto convenzionale, anche nel TO-247-4L pacchetto.
Inoltre, in alcuni articoli precedenti è stata suggerita l'aggiunta di un circuito di soppressione della sovratensione VGS, ma anche così, la sovratensione VGS potrebbe comunque superare la valutazione VGS a causa dello squillo allo spegnimento del VDS. In questo caso, le sovratensioni VGS possono essere soppresse all'interno dell'intervallo nominale riducendo l'impedenza di cablaggio da HVdc o aggiungendo contromisure anti-sovratensioni come circuiti di buffering a ciascun MOSFET. Per come progettare un circuito buffer, fare riferimento alla guida applicativa "Come progettare un circuito buffer".